درخواست کمک برای طراحی باس به زبان VHDL

با سلام به همه دوستان
من سال سوم نرم افزار هستم و از اونجای که به الکترونیک و مدار منطقی علاقه شدیدی دارم!!! نمیتونم پروژه ای که استادمون داده رو حل کنم.
از دوستای گلم میخام اگه میتونن من رو تو حل این مسئله کمک کنن.
پروژه:
طراحی باس برای 4 ثبات 3 بیتی به زبان VHDL
الف) استفاده از بافرهای سه حالته
ب) استفاده از مالتی پلکسر

*از الف و ب یکی را از روش همروند و دیگری از روش ترتیبی مدل نمائید.

زبان برنامه نویسی VHDL
مشاوره و انجام پروژه های کارشناسی و کارشناسی ارشد در زمینه VHDL،VERLOG و الکترونیک (توسط متخصصین )

۱.طراحی انواع سیستم هابا استفاده از زبان برنامه نویسی سخت افزاری VHDL و VERLOG

۲.شبیه سازی با استفاده از نرم افزار XILINX ISE Design

۳. تهیه پاورپینت آموزشی و پاورپینت جهت ارائه سمینارهای تخصصی

۴.مشاوره و آموزش شبیه سازی با استفاده از نرم افزار ISE

5.مشاوره و آموزش زبان برنامه نویسی VHDL

6. مشاوره و انجام پایان نامه در زمینه PLC در مقطع کارشناسی
7.مشاوره و انجام پایان نامه در تمام زمینه های الکترونیک
8.مشاوره و آموزش شبیه سازی با نرم افزار matlab

9.مشاوره و انجام پروپوزال برای پایان نامه

10. مشاوره در زمینه ارائه سمینار

11.مشاوره و انجام مقاله های بین المللی و داخلی

12.مشاوره و انجام مقاله در مجله های علمی پزوهشی معتبر


برای اطلاع بیشتر با پست الکترونیکی [ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ] ارتباط برقرار کنید.

الف:


library ieee;
use ieee.std_logic_1164.all;
entity ss is
port (a,b,c,d:in std_logic_vector(0 to 2); s:in std_logic_vector(0 to 1); f:out std_logic_vector(0 to 2));
end;
architecture mm of ss is
signal e:std_logic_vector(0 to 3);
begin
process (s)
begin
if s= "00" then
e<= "0111" ;
elsif s= "01" then
e <= "1011";
elsif s= "10" then
e <= "1101";
else
e <= "1110";
end if;

end process;
f <= a when e(0)='0' else "ZZZ";
f <= b when e(1)='0' else "ZZZ";
f <= c when e(2)='0' else "ZZZ";
f <= d when e(3)='0' else "ZZZ";

end;
library ieee;
use ieee.std_logic_1164.all;
entity test is
end;

architecture mm_tb of test is
signal a1,a2,a3,a4,f:std_logic_vector (0 to 2) ;
signal s:std_logic_vector(0 to 1);

component ss
port (a,b,c,d: in std_logic_vector(0 to 2):="000"; s:in std_logic_vector(0 to 1):="00"; f: out std_logic_vector(0 to 2));
end component;

begin
u1: ss port map (a => a1 , b => a2 , c => a3 , d =>a4 , s => s, f => f);
a1 <= "000" , "110" after 40 ns , "111" after 70 ns , "010" after 120 ns , "100" after 150 ns;
a2 <= "000" , "101" after 40 ns , "001" after 70 ns , "111" after 120 ns , "001" after 150 ns;
a3 <= "100" , "010" after 40 ns , "111" after 70 ns , "110" after 120 ns , "000" after 150 ns;
a4 <= "110" , "101" after 40 ns , "100" after 70 ns , "000" after 120 ns , "111" after 150 ns;
s <= "00" , "01" after 40 ns , "10" after 70 ns , "11" after 120 ns , "01" after 150 ns;
end;







ب:


library ieee;
use ieee.std_logic_1164.all;
entity bus2 is
port (a,b,c,d:inout std_logic_vector(0 to 2); s:in std_logic_vector(0 to 1);ld0,ld1,ld2,ld3,clk:in std_logic);
end;
architecture mm of bus2 is
signal y:std_logic_vector(0 to 2);
begin
process (clk)
begin
if clk = '1' and clk'event then
if s= "00" then
y <= a;
elsif s= "01" then
y <= b;
elsif s= "10" then
y <= c;
else
y <= d;
end if;
if ld0 = '1' then
a <= y;
else
a<="ZZZ";
end if;
if ld1= '1' then
b <= y;
else
b<="ZZZ";
end if;
if ld2 = '1' then
c <= y;
else
c<="ZZZ";
end if;
if ld3 = '1' then
d <= y;
else
d<="ZZZ";
end if;
end if;

end process;
end;
library ieee;
use ieee.std_logic_1164.all;
entity test2 is
end;

architecture mm_tb of test2 is
signal ld0,ld1,ld2,ld3,clk:std_logic :='0';
signal s:std_logic_vector(0 to 1);
signal a,b,c,d:std_logic_vector(0 to 2);

component bus2
port (a,b,c,d:inout std_logic_vector(0 to 2); s:in std_logic_vector(0 to 1);ld0,ld1,ld2,ld3,clk:in std_logic);
end component;
begin
u1: bus2 port map (a => a , b => b , c => c , d =>d , s => s, ld0 => ld0, ld1 => ld1, ld2 => ld2, ld3 => ld3, clk => clk);
a <= "000" , "110" after 80 ns , "111" after 160 ns , "ZZZ" after 240 ns , "ZZZ" after 320 ns;
b <= "ZZZ" , "101" after 80 ns , "001" after 160 ns , "111" after 240 ns , "001" after 320 ns;
c <= "100" , "ZZZ" after 80 ns , "111" after 160 ns , "110" after 240 ns , "000" after 320 ns;
d <= "110" , "101" after 80 ns , "ZZZ" after 160 ns , "000" after 240 ns , "111" after 320 ns;
s <= "00" , "11" after 80 ns , "10" after 160 ns , "01" after 240 ns , "11" after 320 ns;
ld0<='0','1' after 240 ns,'0' after 320 ns;
ld1<= '1','0' after 80 ns;
ld2<= '0','1' after 80 ns,'0' after 160 ns;
ld3<= '0','1' after 160 ns,'0' after 240 ns;
clk<= not clk after 10 ns;
end;

عالی بود
-
فقط کاش ی توضیح میذاشتید
که عملکرد برنامتون چطور است و اینکه نیاز به ادیت داره چون اینجا متاسفانه ادیتورش برنامه VHDL رو نمیشناسه و وقتی کپی پیست میکنید بهم میریزه باید قبلش تو word اصلاح کنید که دستورها رنگشون متفاوت باشه از متغیرها و...
-
از فرمان سوئیچ هم اگر بجای اون هم if (قسمت الف) استفاده می کردید بهتر بود و اینکه چرا برنامتون رو ترتیبی کردید ؟ یعنی الزامتون برا process s چی بود ؟

بهرحال ممنون

سلام
کسی میتونه بهم کمک کنه بگه من چطوری باید این تمریناتو حل بکنم؟؟؟بخصوص اخری که اصلا هیچ ایده ای واسش ندارم خواهش یکی برام توضیح بده بگه باید چه کار کنم من زیاد برنامه نویسی vhdl بلد نیستم و جواب اینها رو هم باید برای استادم بفرستم
یکی کمکم کنه لطفا
[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ]
[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ]

سلام
من برای سوال اول ی برنامه نوشتم اما نمیدونم چرا در برنامه مادل سیم ارور میده میشه منو راهنمایی کنید چرا؟؟؟
میشه در مورد 2 سوال دیگه منو راهنمایی کنید؟؟؟
میگه pachage که استفاده کردم را نمیتونه پیدا کنه میشه منو راهنمایی کنید لطفا

کد:

---


 
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_bit_unsigned.all;
entity Dual_Port_Ram is
  port (wr_ck : in bit;
  rd_ck : in bit ;
  wr_addr : in bit_vector(3 downto 0);
  rd_addr : in bit_vector (3 downto 0);
  d_out : out bit_vector(7 downto 0);
  d_in : in bit_vector(7 downto 0);
  wr_en,rd_en :in bit);
  end entity Dual_Port_Ram ;
 
  architecture behavior of Dual_Port_Ram is
    type memory_type is array (15 downto 0) of bit_vector (7 downto 0) ;
    signal ram :memory_type ;
    begin
      write: process(wr_ck) is
      begin
        if wr_ck'event and wr_ck ='1' then
          if wr_en='1' then
            if wr_addr /=rd_addr then
              ram(to_integer(wr_addr)) <= d_in;
            end if;
          end if;
        end if ;
      end process write ;
     
      read: process (rd_ck) is
      begin
        if rd_ck'event and rd_ck='1' then
          if rd_en='1' then
            if wr_addr /= rd_addr then
              d_out <= ram(to_integer(rd_addr));
            end if;
          end if;
        end if;
      end process read ;
    end architecture behavior ;

---

اینم ارورش
[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ]

کسی نمیتونه منو راهنمایی کنه؟؟

به هدرتون ایراد گرفته و براش تعریف نشدست

use ieee.numeric_bit_unsigned.all;

بجای لایبری ک نوشتید در اول کدتون.. اینو وارد کنید شاید مشکل رفع شد ...



library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

من یک قسمتی از برنامه اومدم از یک تابع به نام to_integer استفاده کردم که توی این تابع توی پکیج ieee.numeric_bit_unsigned است که میاد bit_vector را به natural تبدیل میکنه
کاری کخ گفتید را کردم اما یک اشکالی پیش اومد که توی یک برنامه دیگه ای که قبلا نوشتم که رخ داده بود
همچین اروری میده که غیر منطقیه
لطفا ملاحظه کنید

کد:

---

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all
use ieee.std_logic_unsigned.all;
entity Dual_Port_Ram is
  port (wr_ck : in bit;
  rd_ck : in bit ;
  wr_addr : in bit_vector(3 downto 0);
  rd_addr : in bit_vector (3 downto 0);
  d_out : out bit_vector(7 downto 0);
  d_in : in bit_vector(7 downto 0);
  wr_en,rd_en :in bit);
  end entity Dual_Port_Ram ;
 
  architecture behavior of Dual_Port_Ram is
    type memory_type is array (15 downto 0) of bit_vector (7 downto 0) ;
    signal ram :memory_type ;
    begin
      write: process(wr_ck) is
      begin
        if wr_ck'event and wr_ck ='1' then
          if wr_en='1' then
            if wr_addr /=rd_addr then
              ram(to_integer(wr_addr)) <= d_in;
            end if;
          end if;
        end if ;
      end process write ;
     
      read: process (rd_ck) is
      begin
        if rd_ck'event and rd_ck='1' then
          if rd_en='1' then
            if wr_addr /= rd_addr then
              d_out <= ram(to_integer(rd_addr));
            end if;
          end if;
        end if;
      end process read ;
    end architecture behavior ;

---

[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ]

این برنامه ایی هست که برای سوال دوم نوشتم اما این همه کلی ارور میده که نمیفهمم چرا

کد:

---

library ieee;
use ieee.std_logic_1164.all;

entity DualBuffer is
  port (d_in : in bit_vector(0 to 7);
    d_out: out bit_vector(0 to 7);
    wr_addr,ad_addr: in bit_vector( 0 to 3);
    wr_en1:in bit;
    wr_en2:in bit;
    rd_en1: in bit;
    rd_en2:in bit;
    wr_clk : in bit;
    rd_clk : in bit);
  end entity ;
 
  architecture struct of DualBuffer is
    signal empty,full :bit;
    signal counter1,counter2 : integer :=0;
    signal flag : bit:='1';
    component Ram is
      port( d_in :in bit_vector (0 to 7);
        d_out :out bit_vector(0 to 7);
        wr_clk,rd_clk : in bit ;
        wr_en,rd_en:in bit;
        wr_addr:in bit_vector(0 to 3);
        rd_addr :in bit_vector (0 to 3));
      end component Ram;
     
      begin
        Ram1 : component Ram
        port map (d_in =>d_in,d_out=>d_out,wr_en=>wr_en1,rd_en=>rd_en1,wr_addr=>wr_addr,rd_addr=>rd_addr,wr_clk=>wr_clk,rd_clk=>rd_clk);
       
        Ram2 :component Ram
        port map (d_in =>d_in ,d_out=>d_out,wr_en=>wr_en2,rd_en=>rd_en2,wr_addr=>wr_addr,rd_addr=>rd_addr,wr_clk=>wr_clk,rd_clk=>rd_clk);
       
        read : process (rd_clk) is
        begin
          if (rd_clk'event and rd_clk='1') then
            if (rd_en1='1') then
              if (wr_en1='0') then
                if (counter1 /=0) then
                d_in<=Ram1(to_integer(rd_addr));
                counter1<= counter1 -1;
                flag <='0';
              else --Ram1 is empty
                wr_en1 <='1';
                rd_en1<= '0';
                wr_en2 <='0';
                rd_en2<='1';
                counter1 <=0;
              end if;
            end if;
          elsif (rd_en2='1') then
            if(wr_en2='0') then
              if(counter2 /=0)then
                if (flag /='1')then
                  d_in<=Ram2(to_integer(rd_addr));
                  counter2<= counter2 -1;
                else --Ram2 is empty
                  rd_en2<= '0';
                  wr_en2<= '1';
                  wr_en1<= '0';
                  rd_en1<= '1';
                  counter2 <=0;
                end if;
              end if;
            end if;
          end if;
        end process ;
       
        write:process (wr_clk) is
        begin
        if(wr_clk'event and wr_clk='1')then
            if(wr_en1='1')then
              if(rd_en='0')then
              Ram1(to_integer(wr_addr))<=d_out;
              counter1<=counter1+1;
            else --Ram1 is full
                wr_en1 <='0';
                rd_en1<='1';
                wr_en2<='1';
                rd_en<='0';
                counter1<=16;
              end if;
            end if;
          elsif(wr_en2='1')then
              if(rd_en2='0')then
                if(counter2 /=16)then
                Ram2(to_integer(wr_addr))<=d_out;
                counter2<=counter2+1;
              else --Ram2 is full
                    wr_en2 <='0';
                    rd_en2 <='1';
                    wr_en1 <='1'
                    rd_en1 <='0';
                    counter2<=16;
                  end if;
                end if;
              end if;
            end if;
          end process ;
         
          fullempty:process() is
          begin
         
          if(rd_en2='1' and wr_en1='1')then
              if(counter1=16 and counter2 /=0) then
              full<='1';
            end if;
          elsif(rd_en1='1' and wr_en2='1')then
                if(counter1 /=0 and counter2=16)then
                  full<='1';
                end if;
          elsif (rd_en2='1' and wr_en1='1' )then
                if( counter1 /=16 and counter2='0') then
                    empty<= '1';
                end if;
        elsif(rd_en1='1' and wr_en2 ='1') then
              if(counter1=0 and counter2 /=16) then
              empty <='1';
              end if;
        end if;
      end process fullempty;
    end architecture;
   
    configuration conection of DualBuffer is
      for struct
          for Ram1,Ram2:Ram
            use entity work.Dual_Port_Ram(behavior);
          end for;
        end for ;
      end configuration conection ;

---

این هم ارور های مربوط به مسله دوم منو راهنمایی کنه چرا این ارور ها رو میده
[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ] buffer_1.png
نمیفهمم چرا خطهای 47-50 و61-64و80-82و90-95 ارور میده من که این متغرهارا به صورت پورت ورودی تعریف کردم

من فقط بصورت گذرا برنامه اولی رو دیدم
بنظرم یک سری اشتباهات داره :

مثلا هدر برنامه بجای ieee.numeric_bit_unsigned از USE ieee.numeric_std.ALL; استفاده کنید (در نرم افزار ISE )

قسمت تبدیل to_integer هم خطا syntax دارید بدین معنا که شما از یک طرف آرایه ram رو از جنس bit_vector گذاشتید تو این خط :

type memory_type is array (15 downto 0) of bit_vector (7 downto 0) ;
signal ram :memory_type ;

اما از طرف دیگه وقتی فراخوانی میکنید برای ریختن داده به خروجی باس رم...اون رو به صورت integer مقدار میدید مثل این خط:

d_out <= ram(to_integer(rd_addr));


یک نمونه کد ساده برای تبدیل از به اینتیجر اینجا هست که شاید بتونه کمک کنه :

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;


entity conv_test is
Port ( a : in STD_LOGIC_VECTOR (7 downto 0);
b : out integer);
end conv_test;

architecture Behavioral of conv_test is

begin

b <= to_integer(signed(a));

end Behavioral;

برنامه رو هم اگر لطف میکردید توضیح میدادید ...منظورم الگوریتم ویا فلوچارتی ساده ازش قرار میدادید....و هر قسمت برنامه هم جدا بالاش توضیحاتشو میذاشتید.. هم برای شما دیباگ کردنش راحتر میشه و هم برای ما قابل استفاده بشه...
مثلا میگفتید دوتا پروسس داره یکی برای read کردن یکی برای write و هرکدوم رو توضیح میدادید و...

خیلی ممنون از راهنمایی هاتون:n01:
من از نرم افزار مادل سیم استفاده میکنم
در خط تعریف ارایه
من گفتم که تعداد خانه های اریه من 16 خانه باشه و این اندیس ها از جنس اینتریجر باشه و چیزی که درون این خانه ها قرار میگره بیت وکتور باشه
برای دسترسی به یک از خانه های این ارایه اسم اریاه +اندیس اون خونه مورد استفاده قرار میگیره
ram(andis)
من در برنامه اندیس را یک بیت وگتور 4 بیتی در نظر گرفتم حالا واسه درسترسی به یک خونه از اون ارایه احتیاج دارم اون ادرس لازم را تبدیل به اینتجر کنم که وقتی توی پکیچ ها گشتم دیدم این پکیج یک تابع داره که بیت ئکتور را تبدیل به انتجر میکنه
من سوالهایی که باید براشون برنامه بنویسم را در پست اول اپلود کردم
میشه ازتون خواهش کنم که برای سوال های دوم و سوم هم منو راهنمایی کنید؟؟
مخصوصا سوال سوم :n28:
من میدونم این سوال توی امتحان میاد و من بلد نیستم اصلا باید چه کارش کنم
ایا نیازی به for generator داره؟؟؟؟؟؟؟؟؟؟
منو راهنمایی کنید لطفا

خوب مشکل برنامه اول را با نوشتن یک تابع که تبدیل بیت وکتور به اینتجر را انجام میده حل کردم
منو برای سوال دو و سه راهنمایی کنید

کسی نیست منو راهنمایی کنه؟

سلام
من برنامه شماره 2 رو کمی تغییر دادم اما باز ارور های نا مفهوم زیاد میده
این کد برنامه

کد:

---

library ieee;
use ieee.std_logic_1164.all;
entity DualBuffer is
  port (d_in : in bit_vector(0 to 7);
    d_out: out bit_vector(0 to 7);
    wr_addr:inout bit_vector( 0 to 3);
    rd_addr:inout bit_vector( 0 to 3);
    wr_en1:inout bit;
    wr_en2:inout bit;
    rd_en1:inout bit;
    rd_en2:inout bit;
    wr_clk :inout bit;
    rd_clk :inout bit);
  end entity ;
 
  architecture struct of DualBuffer is
    signal empty,full :bit;
    signal counter1,counter2 : integer;
    signal flag : bit:='1';
   
    function bv_to_natural (bv: in bit_vector) return natural is
        variable result : natural :=0;
        begin
          for index in bv'range loop
            result :=result*2 +bit'pos(bv(index));
          end loop;
          return result;
        end function bv_to_natural;
   
    component Ram is
      port( d_in :in bit_vector (0 to 7);
        d_out :out bit_vector(0 to 7);
        wr_clk,rd_clk :inout bit ;
        wr_en,rd_en:inout bit;
        wr_addr:inout bit_vector(0 to 3);
        rd_addr :inout bit_vector (0 to 3));
      end component Ram;
     
      begin
        Ram1 : component Ram
        port map (d_in =>d_in,d_out=>d_out,wr_en=>wr_en1,rd_en=>rd_en1,wr_addr=>wr_addr,rd_addr=>rd_addr,wr_clk=>wr_clk,rd_clk=>rd_clk);
       
        Ram2 :component Ram
        port map (d_in =>d_in ,d_out=>d_out,wr_en=>wr_en2,rd_en=>rd_en2,wr_addr=>wr_addr,rd_addr=>rd_addr,wr_clk=>wr_clk,rd_clk=>rd_clk);
       
        read : process is
        begin
          if (rd_clk'event and rd_clk='1') then
            if (rd_en1='1') then
              if (wr_en1='0') then
                if (counter1 /=0) then
                d_out<=Ram1(bv_to_natural(rd_addr));
                counter1<= counter1 -1;
                flag <='0';
              else --Ram1 is empty
                wr_en1 <='1';
                wait for 10 ns;
                rd_en1<= '0';
                wait for 10 ns;
                wr_en2 <='0';
                wait for 10 ns;
                rd_en2<='1';
                wait for 10 ns;
                counter1 <=0;
              end if;
            end if;
          elsif (rd_en2='1') then
            if(wr_en2='0') then
              if(counter2 /=0)then
                if (flag /='1')then
                  d_out<=Ram2(bv_to_natural(rd_addr));
                  counter2<= counter2 -1;
                else --Ram2 is empty
                  rd_en2<= '0';
                  wait for 10 ns;
                  wr_en2<= '1';
                  wait for 10 ns;
                  wr_en1<= '0';
                  wait for 10 ns;
                  rd_en1<= '1';
                  wait for 10 ns;
                  counter2 <=0;
                end if;
              end if;
            end if;
          end if;
        end if;
        wait on rd_clk,rd_en1,wr_en1,counter1,rd_en2,wr_en2,counter2;
        end process ;
       
        write:process  is
        begin
        if(wr_clk'event and wr_clk='1')then
              if(wr_en1='1')then
                  if(rd_en1='0')then
                      if(counter1 /=16) then
                            Ram1(bv_to_natural(wr_addr))<= d_in;
                            counter1<=counter1+1;
                      else --Ram1 is full
                          wr_en1 <='0';
                          wait for 10 ns;
                          rd_en1<='1';
                          wait for 10 ns;
                          wr_en2<='1';
                          wait for 10 ns;
                          rd_en2<='0';
                          wait for 10 ns;
                          counter1<=16;
                          wait for 10 ns;
                      end if;
                  end if;
 
              elsif(wr_en2='1')then
                  if(rd_en2='0')then
                      if(counter2 /=16)then
                          Ram2(bv_to_natural(wr_addr))<=d_in;
                          counter2<=counter2+1;
                      else --Ram2 is full
                          wr_en2 <='0';
                          wait for 10 ns;
                          rd_en2 <='1';
                          wait for 10 ns;
                          wr_en1 <='1';
                          wait for 10 ns;
                          rd_en1 <='0';
                          wait for 10 ns;
                          counter2<=16;
                          wait for 10 ns;
                      end if;
                  end if;
              end if;
        end if;
        wait on wr_clk,wr_en1,rd_en1,counter1,wr_en2,rd_en2,counter2;
        end process ;
         
          fullempty:process is
          begin
         
          if(rd_en2='1' and wr_en1='1')then
              if(counter1=16 and counter2 /=0) then
                full<='1';
              end if;
          elsif(rd_en1='1' and wr_en2='1')then
                if(counter1 /=0 and counter2=16)then
                  full<='1';
                end if;
          elsif (rd_en2='1' and wr_en1='1' )then
                if( counter1 /=16 and counter2=0) then
                    empty<= '1';
                end if;
          elsif(rd_en1='1' and wr_en2 ='1') then
              if(counter1=0 and counter2 /=16) then
              empty <='1';
              end if;
          end if;
          wait ;
      end process fullempty;
  end architecture;
   
    configuration conection of DualBuffer is
      for struct
          for Ram1,Ram2:Ram
            use entity work.Dual_Port_Ram(behavior);
          end for;
        end for ;
    end configuration conection ;

---

اینم عکس ارور هاش
[ برای مشاهده لینک ، با نام کاربری خود وارد شوید یا ثبت نام کنید ]
من نمیدونم چرا برای خط 53-72 ارور میده من که از یک تابع برای تبدیل بیت وکتور به نچرال استفاده کردم
چرا به خطوط 7-8-9-10 و...... ارور های nonresolved میده؟؟؟؟؟؟؟؟؟؟؟؟؟؟؟؟
یکی منو راهنمایی کنه لطفا

سلام
کسی نبود منو راهنمایی کنه؟؟؟؟؟؟؟؟؟؟؟؟؟